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ALLBET官网官方注册:半导体存储器的建造要领

日期:2020-07-05 浏览:

本申请案享有以日本专利申请案2018-224042号(申请日:2018年11月29日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

本发明的实施方式涉及一种半导体存储器。



背景技术:

已知一种存储单元三维排列的nand(notand,与非)型闪存。



技术实现要素:

实施方式提供一种能够降低制造成本的半导体存储器。

实施方式的半导体存储器具备:位线;选择晶体管,第1端子连接于位线;存储单元,连接于选择晶体管的第2端子;电路,连接于位线,且将经由第1端子及第2端子施加于存储单元的删除电压施加于位线;以及二极管,其连接于位线及电路。

附图说明

图1是表示包含第1实施方式的半导体存储器的系统的图。

图2是表示第1实施方式的半导体存储器的构成例的图。

图3是表示第1实施方式的半导体存储器的存储单元阵列的一例的电路图。

图4是表示第1实施方式的半导体存储器的构造例的俯视图。

图5是表示第1实施方式的半导体存储器的构造例的剖视图。

图6是表示第1实施方式的半导体存储器的构造例的图。

图7是表示第1实施方式的半导体存储器的构成例的图。

图8是表示第1实施方式的半导体存储器的构成例的图。

图9是表示第1实施方式的半导体存储器的构成例的图。

图10是表示第1实施方式的半导体存储器的动作例的图。

图11是表示第1实施方式的半导体存储器的动作例的图。

图12是表示第1实施方式的半导体存储器的动作例的图。

图13是表示第2实施方式的半导体存储器的构成例的图。

图14是用来说明第2实施方式的半导体存储器的图。

图15是表示第2实施方式的半导体存储器的构成例的图。

图16是表示第2实施方式的半导体存储器的构成例的图。

图17是表示第2实施方式的半导体存储器的构成例的图。

图18是用来说明第2实施方式的半导体存储器的图。

图19是表示实施方式的半导体存储器的变化例的图。

图20是表示实施方式的半导体存储器的变化例的图。

具体实施方式

参照图1至图20,对实施方式的半导体存储器进行说明。

以下,一边参照图式,一边对本实施方式详细地进行说明。在以下的说明中,针对具有同一功能及构成的要素,标注同一符号。

另外,在以下的各实施方式中,在末尾标注带有用来区别化的数字/英文的参照符号(例如,字线wl或位线bl、各种电压及信号等)的构成要素也可不相互区别的情况下,使用省略了末尾的数字/英文的记载(参照符号)。

(1)第1实施方式

参照图1至图13,对第1实施方式的半导体存储器(存储器装置)及其控制方法进行说明。

(a)构成

使用图1至图10,对第1实施方式的半导体存储器的构成进行说明。

(a-1)存储器系统

图1是表示包含本实施方式的半导体存储器的存储器系统的构成例的示意图。

图1是表示本实施方式的存储器系统的图。

如图1所示,本实施方式的存储器系统7包含储存装置500、及主机装置600。

主机装置600例如通过连接器、电缆、无线通信、或因特网等而耦合于储存装置500。主机装置600要求储存装置500进行数据的写入、数据的读出及数据的删除。

储存装置500包含存储器控制器5、及半导体存储器(存储器装置)1。

存储器控制器5使半导体存储器1执行根据主机装置600的要求的动作。存储器控制器5为了使半导体存储器1执行动作而发行命令。存储器控制器5将发行的命令发送至半导体存储器1。命令是表示半导体存储器1应执行的动作的信号。

存储器控制器5例如包含处理器(cpu)、内建存储器(例如,dram(dynamicrandomaccessmemory,动态随机存取存储器))、缓冲存储器(例如,sram(staticrandomaccessmemory,静态随机存取存储器))及ecc(errorcorrectingcode,错误校正码)电路等。处理器控制存储器控制器5整体的动作。内建存储器保存程序(软件/固件)、及储存装置/半导体存储器的管理资讯(管理表)。缓冲存储器暂时地保存半导体存储器1与主机装置600之间收发的数据。ecc电路检测从半导体存储器1读出的数据内的错误,并校正检测出的错误。

半导体存储器1存储数据。半导体存储器1基于来自存储器控制器5的命令(主机装置600的要求),而执行数据的写入、数据的读出及数据的删除。

半导体存储器1例如为nand型闪存。包含nand型闪存1的储存装置500(或存储器系统7)例如为存储卡(例如,sdtm(securedigital,安全数字)卡、emmctm(embeddedmultimediacard,嵌入式多媒体卡))、usb(universalserialbus,通用串行总线)存储器、或固态驱动器(ssd)等。